Verilog HDL 關鍵字全景圖：模組結構、過程塊、數據類型與賦值語義精講

Verilog HDL 作為數位 IC 設計主流語言，其關鍵字體系直接映射硬體結構與仿真語義。本文按功能維度分類 24 大核心關鍵字，配合語法規則、綜合語義與易錯點，構建系統性知識圖譜，助力 RTL 設計與驗證工程師精準落筆。

模組與結構聲明

行為建模塊：always vs assign vs 實例化

• always 塊：雙模能力 —— 敏感列表含 posedge/negedge clk → 時序邏輯（觸發器）；含信號電平變化 → 組合邏輯（鎖存器風險）。塊內語句順序執行，塊間並行。
• assign：持續賦值，純組合邏輯，左側必須是 wire 型。
• 實例化：模組層級並行，構建設計階層。

塊語句與控制流

數據類型核心四大類

⚠️ Verilog-2001 新增 signed/logic (SystemVerilog) 等增強類型，建議新專案遷移至 SystemVerilog。

邊緣控制與賦值語義（綜合核心）

黃金法則速查

1. 時序邏輯：always_ff @(posedge clk or negedge rst_n) ... <= ...
2. 組合邏輯：always_comb ... = ... 或 assign ... = ...
3. reg ≠ 觸發器；wire ≠ 物理線；類型由賦值上下文決定，而非名稱。
4. 敏感列表缺漏 → 仿真與綜合不一致 (CDC 風險)；Verilog-2001 always @(*) / SystemVerilog always_comb 自動推導。
5. 參數化設計：module #(parameter WIDTH=8) ... 實例化時 #(.WIDTH(16)) 覆蓋。

內化關鍵字語義與綜合映射，寫出的 RTL 才能「仿真通、綜合過、時序收、可維護」。