本文為 2005 年技術視角回顧,記錄當時六大處理器廠商雙核心架構設計哲學、關鍵技術差異與市場定位。雖具歷史參考價值,但現代選型請參考最新 Xeon Scalable / EPYC / Power10 / SPARC M8 / Ampere Altra / Graviton3 等產品線。
| 廠商 | 代表產品 (2005) | 核心互連架構 | 快取策略 | 記憶體控制器 | 插座/平台 | 功耗策略 |
| AMD | Opteron Dual-Core (Socket 940/939) | Crossbar (HyperTransport 變體) | 各核心獨立 L1/L2 (512KB~1MB) | 整合於晶片 (雙通道 DDR) | Socket 940 (伺服器)、939 (桌面) | 每核心功耗降低,總功耗可控 |
| Intel | Pentium D (Smithfield/Presler)、Paxville MP | 前端匯流排 (FSB) 共享 / 雙獨立 FSB 接口 | 各核心獨立 L2 (1~2MB),無共享 L3 | 北橋 (MCH) 外掛 | LGA 775 (桌面)、Socket 604 (伺服器) | 功耗較高,需強力散熱 |
| IBM | POWER5 / PowerPC 970MP (Antares) | CMP (Chip Multi-Processing) + MCM (Multi-Chip Module) | 各核心 L2 1MB,支援 L3 (POWER5) | 外掛記憶體控制器 | 專用高端插座 | 動態功率管理、SMT (同時多執行緒) |
| Sun | UltraSPARC IV / IV+ | Fireplane 互連 (兩顆 UltraSPARC III 核心) | 各核心獨立 L2,IV+ 擴充 L2 | 外掛 | 專用插座 | 功耗近翻倍 (1.2GHz 版 ~100W) |
| HP | PA-RISC 8800 (PA-8800) | 雙核心單晶片,共享 L2 32MB (片上 SRAM) | L1 1.5MB (指令+資料)、L2 32MB 巨大片上快取 | ZxT 晶片組支援 DDR | 專用 HP 伺服器 | 高效能導向,功耗次要 |
| VIA | C7 Dual-Core (Esther 雙核心封裝) | 兩顆獨立 Esther 核心封裝在一起 (非單晶片) | 各核心獨立 L2 | 外掛 | Mini-ITX / NanoBGA | 極低功耗 1GHz 雙核 3.5W |